【题材前瞻】华为何庭波，发布V2版“韬定律”论文

【华为何庭波发布V2版“韬定律”论文 补充工程细节和实测数据】

根据中国科学院科技论文预发布平台ChinaXiv最新公示论文，华为半导体负责人何庭波于7月3日发布《面向多层级电子系统的时间缩微理论》（业内也称“韬定律”）V2版本。相比较5月25日发布的V1版本，新版论文在原有理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。

一、华为发布韬定律，将时间常数τ作为半导体性能优化的主要度量标准

华为提出摩尔定律的几何缩放带来的回报已趋于平缓，可以在堆栈的每一层（晶体管、电路、芯片、系统）定义一个特征时间常数τ，并将其缩减作为统一的优化目标和半导体演进的指导原则

τ=f（τ晶体管,τ电路,τ芯片,τ系统），在每一层都有不同的机制可用于缩减τ：在晶体管层面通过迁移率增强、应变工程、高k金属栅极、GAA架构以及局部互连寄生R和C的减小来应对本征开关延迟，在电路层通过更低电阻率的导体，低K电介质，以及通过垂直集成缩短线长来应对信号路径上的RC传播延迟，在芯片层通过架构选择、流水线深度、内存层次结构和片上互连架构来应对计算和内存访问延迟，在系统层通过互连拓扑、协议栈和互连架构设计来应对端到端的消息传递和同步时间

华为表示，到2031年，基于这一路线设计的高端芯片晶体管密度将达到1.4nm工艺的同等水平，公司后续在先进封装混合键合3D设计工具、存储与逻辑协同系统互联等验证和扩张成为定律落地效果的关键信号

二 华为的创新和实践或将利好国产晶圆代工厂、先进封装测试、键合等半导体设备、EDA等环节

华为韬定律在摩尔定律几何缩放回报趋缓情况下，将现有先进封装、混合键合、光互联等工艺与架构、材料等创新结合，为半导体性能提升 提供新路线。

华为的创新和实践或将利好国产晶圆代工厂，先进封装测试，键合等半导体设备，EDA和光通信等环节

此外，中原证券半导体团队指出，韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”，通过逻辑折叠等创新技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系，持续压缩信号传播时延，不断提升晶体管密度 ， 从而实现半导体与电子系统的持续演进。

逻辑折叠能够大幅提升芯片性能 ，逻辑折叠能够大幅提升芯片性能，逻辑折叠需基于2.5D/3D集成、混合键合、TSV、Chiplet等先进封装技术，先进封装将成为影响芯片性能的核心环节，并有望推动先进封装与测试设备需求快速增长，晶圆厂支持逻辑折叠架构，有望迎来产能加速释放，

建议关注国内先进封装厂商，晶圆厂，半导体设备厂商的投资机会

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$甬矽电子 sh688362$ ：甬矽电子公司多维异构先进封装技术研发及产业化项目（募投项目）建成后，并在完全达产后将形成年封测扇出型封装系列和2.5D/3D系列等多维异构先进封装产品9万片的生产能力。

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