#华为发布V2版韬定律论文#
V2版本的韬定律论文，信息量确实很大
过去半导体进步，表面上看是空间缩小，也就是晶体管变小；但用户真正感受到的，其实是时间缩短：开关更快、路径更短、数据搬运更少、系统响应更快
何庭波提出 τ scaling / 韬定律，把时间常数 τ 作为新的统一优化目标
它把 τ 拆成四层：
晶体管层，看开关延迟和寄生 R/C；
电路层，看信号路径 RC 传播延迟；
芯片层，看计算与访存延迟；
系统层，看端到端通信与同步时间。
先进制程仍然是降低 τ 的一种手段，但不再是唯一手段
所以这篇论文不是否定先进制程，而是把封装、互联、架构、存储、系统软件协同，全部纳入同一个优化框架
这个解题思路，听起来就很华为，也确实是当前的最优解
原文直接拿 Kirin 2026 和 Kirin9030 Pro 做对比，而且写得非常具体。论文称，两者使用的是 identical mature process node / 相同成熟制程节点，区别是：
Kirin9030 Pro：传统平面设计
Kirin 2026：LogicFolding
原文给出的结果：
晶体管密度从 155 MTr/mm² 提升到 238 MTr/mm²；
SoC 性能核最高频率在 1.1V、常温下提升近 13%；
NoC 数据路径 footprint 降低 55%；
后硅时钟偏斜调整单独贡献 超过 5% SoC 性能；
SRAM 工作频率提升 超过 40%；
代表性处理核心里，clock-buffer 数量减少 超过 50%，clock skew 降低 25%，线长降低约 30%
Kirin 2026 在相同成熟节点下，通过 LogicFolding，在等性能下功耗降低 41%，功率密度降低 5.6%
以前芯片主要在一个平面上铺开，关键路径长，线长、寄生电阻电容、时钟偏斜都会拖性能
LogicFolding 通过超细间距混合键合，让上下两层更像一个连续逻辑织物。线更短，RC 更低，clock skew 更小，所以在固定制程下，也能继续提升频率、降低功耗
当然，这不是“堆两层就完事”
原文提到，Kirin 2026 混合键合 pitch 已做到 1.5μm，overlay accuracy 要低于 0.5μm，TSV CD/KOZ 要做到 sub-1.5μm，TSV pitch sub-6μm，还需要 smart redundancy 把良率做到接近 100%
原文还给了 Kirin 路线图：
2026 年 Kirin 2026，LogicFolding，性能核 3.1GHz，Silicon；
2027 年 Kirin 2027，LogicFolding，性能核 3.39GHz，Silicon；
2028 年 Kirin 2028，LogicFolding，性能核 3.71GHz，Pre-silicon；
2029 年 Kirin 2029，LogicFolding，性能核 4GHz，Pre-silicon
AI 这边，论文讲的是 Unified Bus + Hi-ONE + 3D Folding
Unified Bus 是把传统多层协议栈简化成统一 memory-semantic fabric，减少协议转换、DMA buffer 和握手开销。原文称远程访问延迟从 TCP/IP 类栈的几十微秒，降到约 100ns，约 500 倍 τ reduction。
Hi-ONE 是近封装光 I/O，单模块 8Tb/s，把 SerDes 距离从约 100cm 压到约 5cm，面板到面板距离从不到 1m 扩展到 100m
3D Folding 则是解决 AI 加速器里的 N² vs N 问题
算力随面积 N² 增长，但传统 2.5D 封装里，带宽、I/O、电源主要依赖边缘，只随周长 N 增长。所以论文认为，后面要把内存、光 I/O、电源从边缘搬到垂直表面上，让它们也能跟着 N² 扩展
原文不仅提到了Kirin，还提到了Ascend的路线：
Ascend 910C：2025；
Ascend 950：2026；
Ascend 990：后续；
around 2030，Ascend 990 会把 LogicFolding 引入 AI accelerator class；
到 2035，AI 硬件集成度预计提升超过 100 倍
原文也承认，眼前还有很多难题：
现有 EDA 不适合完整多层堆叠逻辑设计；
多层 stacked dies 需要被当成单一连续设计实体；
跨晶圆 Vth、drive current、interconnect RC 变化更复杂；
hybrid bond 和 TSV 都有阻抗、电容、KOZ 代价；
τ 是时间规律，不是能耗规律；
快 10 倍但功耗也涨 10 倍，仍然不解决电网和能效问题；
行业还需要新的 τ-profile benchmarks，而不是只看 Linpack、MLPerf、SPEC 这类单一指标
华为在先进制程受限、摩尔红利下降的现实里，交出的答卷。把下一阶段芯片竞争重新定义成了系统工程：
制程继续重要，但不再只有制程重要
