【各家晶体管堆叠规划走向分歧，IBM路线独辟蹊径】各大芯片厂商达成共识：未来十年的晶体管将采用双层堆叠结构，在同等硅片面积内集成更多器件，电路尺寸最小可缩减至现有产品的一半。但各家在技术细节上的研发路线已出现明显分化。该技术距离商用落地大约还有六年时间，尚未形成最终定型方案；不过近日在檀香山举办的IEEE VLSI Symposium公布的研究成果，以及IBM披露的详细方案，清晰划分出两条主流技术路线。

尽管各家企业命名不一，业内研究中普遍将这款下一代器件称为互补场效应晶体管（CFET）。传统互补金属氧化物半导体（CMOS）逻辑由两种晶体管构成：P沟道场效应管（PFET）与N沟道场效应管（NFET），二者以往并排排布；而CFET将这两种晶体管上下堆叠。具体而言，它堆叠的是近年才实现商用的纳米片（环绕栅极GAA）晶体管。该器件内部堆叠多层纳米级厚度的硅片，电流从中导通；硅片外围包裹数原子厚度的绝缘层，再搭配多种精密调配金属组成栅极堆叠结构。器件两端以晶体硅作为封端，分别为源极与漏极，整套器件就此成型。

在CFET（互补场效应晶体管）的制备路线上，英特尔、三星、台积电均采用单片集成工艺方案。该方案的核心思路是同步制造上下两层晶体管，二者垂直叠放、位置完全对齐。与之相反，IBM坚定采用业界所称的顺序堆叠工艺：先完整制作底层全部晶体管，再在其上方加工上层晶体管。除此之外，IBM的设计方案中，上下成对晶体管会做小幅错位排布，而非单片工艺那样上下完全正对。

各大芯片厂商都看好CFET带来的性能飞跃，IBM尤为乐观。IBM自身不对外代工芯片，主要为合作伙伴研发芯片制造工艺。该公司表示，其自研CFET技术命名为纳米堆叠（Nanostack），对比当前2纳米制程芯片，可实现最高50%的性能提升、70% 能效优化，芯片存储单元面积缩减40%。

IBM半导体全球研发副总裁Huiming Bu表示：“纳米堆叠并非一次性单点技术突破，而是一套全新晶体管底层平台，能支撑后续大量衍生技术创新。”更多内容请见文章：http://t.cn/AXoIbl9w