可以理解大家太需要在芯片领域听到好消息了。但是还是要泼盆冷水，方向对的，成果也是有的，但宣传有点过了。

因为很简单，摩尔定律已至极限是众所周知的事，所有头部玩家都在另辟蹊径。除了用光传播和改变基础材料等前沿研究外，所有的芯片架构师都在拼命解决信号延迟瓶颈，都在往立体空间上想办法。逻辑折叠就是其中之一（逻辑折叠只是华为自己的称呼，别家也在走，有各自自己的称呼），只不过华为在这条路上走到了极致。

通俗地说来解释。

假如把一块芯片比做一套房子，那么一个IP就是一间房，不同的IP就是卧室、客厅、饭厅、厕所。一个logic就是一个功能区，比如卧室区（多间卧室）、公共区（客厅和饭厅）、洗漱区（厕所）。一个标准单元就是沙发、餐桌等等家具。

一开始你拼命在房子里缩小墙壁家具等等来扩张使用空间，塞入更多IP，直到接近极限。

你一咬牙干脆把二楼买下来，这样你就在土地投影面积不变的情况下拥有了两套叠起来的房子。——这就是最早的堆叠封装。

但是你发现上下两层楼需要走外面的楼梯，很不方便。聪明的你就在房间里打穿楼板，装了楼梯。——恭喜你，你发明了裸片堆叠，die-die的3D堆叠。包括咱们的长鑫存储在内的很热门的HBM存储芯片，已经堆到12层楼了。为了加快上下速度，你不仅打薄了楼板，还在房间里装了电梯——这就是混合键合。

但是你还不满足，因为你发现要从楼上的卧室下到一楼的客厅饭厅还很麻烦。于是聪明的你，干脆重新设计建了个别墅。为了让每个卧室到客厅饭厅的距离都尽可能最短，有的是把卧室区叠在公共区上面，有的是把四个卧室叠起来围绕在客厅周围，有的是把饭厅叠到客厅上面，然后卧室围在周边。——恭喜你，你发明了现在头部玩家的顶尖3D堆叠技术，也是华为这个逻辑折叠的门槛。

比如
AMD 3D V-Cache（把缓存die叠在CPU die上）
Intel Foveros（逻辑die叠在基底die上）
台积电 CoWoS / SoIC。

而华为在这条路上比它们走得更极致。根据我的理解，它不仅仅是在IP和logic上折叠，而是逻辑门和标准单元进行折叠。这个已经很难去形容了，大概就是把沙发、饭桌、床都堆叠进去，都不用出房间，起床就上桌吃饭。

那么其他家会不会也像华为这样走到极致呢？我觉得不会，至少短期内不会。

首先，其他家没有华为这样在单个芯片性能提升上的压力。它们完全可以用先进光刻技术把IP和标准单元做到物理极限，然后做到一般的logic或者IP堆叠就可以了。

其次，这条路的风险收益不对等。因为散热、制造工艺和对良率的要求会达到天花板级别。试图用工程复杂性去解决物理难题，这个只能说是没有办法的办法。

最后，也是最重要的，就是边际收益是递减的。道理很简单，当你把一层折叠到二层时，效率提升是100%，当你再叠第三层时，效率提升只有50%了，三层折叠到4层后，效率提升只有33%了。而且，越往上叠，纵向路径长度也会增加，工程难度和成本指数级增加。目前华为第一代，只是部分折叠，大概在logic的50%，根据路线图，在2030年达到接近100%折叠。之后怎么样，没有说了。

所以大概率这只是华为又一个无奈之下的工程极致之作，很有成果，很令人佩服，但是最终可能还是要等待物理突破。

——以上是我的个人理解和观点。你不认同就是你对！