摩尔定律的“几何缩放”面临停滞及约束，“韬定律”的“时间缩放”则是回归本源的真正目标。

摩尔定律提出六十年来，半导体行业以纳米衡量进步，目标是让晶体管变得更小。但在2005年后，器件“几何缩放”带来的功耗缩放首先失效，7nm以后，每晶体管成本趋于平坦甚至上升。此外，国内还面临高端EUV光刻机卡脖子的现实约束，单纯缩进几何尺寸面临停滞。但追其本源，器件的微缩缩短了信号传输的路径，本质上是时间的缩减，所以根本的目标是缩短系统的时间。因此华为归纳了一个新的指导原则，以时间常数τ加以衡量比较，在晶体管、电路、芯片、系统四个维度缩小时间常数τ，并在手机移动处理器和AI数据中心进行了量产验证。所以“韬定律”背后是华为总结出的一套方法论，转换思维范式，用系统性的思维解决问题。

▍在晶体管、电路、芯片、系统每一层都有不同机制用于缩减时间常数τ，也将相应带来对应的产业变化：

1）晶体管层面：目标为缩小本征开关延迟（即晶体管开关状态切换的时间），通过迁移率增强、应变工程、高κ/金属栅极和GAA架构来解决——其中建议重点关注GAA架构未来发展，将会带来刻蚀等工艺设备增量变化，详见我们的报告《电子行业半导体晶圆制造行业系列专题之（二）—工艺分析：刻蚀设备重要性提升的三重逻辑》（2025-09-19）。

2）电路：缩小信号路径上的RC传播延迟，通过更低电阻率的导体、低κ介电质来解决，以及最为关键是通过垂直集成缩短线长来解决——华为采用了逻辑折叠（LogicFolding）的方法进行垂直集成，核心工艺是超细间距混合键合和TSV。

3）芯片：缩小计算和存储器访问延迟，通过架构选择、流水线深度、存储层次和片上互联来解决——关注3D堆叠（微凸块及标准间距混合键合工艺）和HBM。

4）系统：缩小端到端消息和同步时间，通过互连拓扑、协议栈和互联架构设计来解决——如超节点、灵衢总线Unified Bus、近封装光引擎Hi-ONE（关注相关封装环节）等。