Intel 18A/ Panther Lake decap

1. 首先是重點尺寸部分

Die size ~110mm2

全部晶片都是HP cell，包含Logic和SRAM（是的，沒有HD cell…)

Logic是G50H180，SRAM 是0.023，與之前Intel揭露的資訊一致。

最小M0是36nm pitch，雖然18A表定是offer 32nm M0，但那是對應HD cell (H160)，同時18A的M0/M2在對應HD/HP cell並不是常用的pitch相同而track數不同，在18A是HD/HP cell都keep 5 track，而HD cell是32nm （對應H160)而HP則是36nm pitch。

另外重要的是GAA pitch。

在Logic minimum pitch是76nm，在SRAM P-P line pitch是52nm。

FS 有15層metal，BS有6層metal，包含其實是做為RDL的BM5。

2. GAA pitch和power via

這邊雖然Logic和SRAM都是HP cell，但可以看到兩者的minimum pitch差異很大，一個是76另一個則是52nm。

這邊雖然我們還不知道這些GAA本身的CD大小因而無法反推GAA spacing，但是之前Intel已經說了，18A的SRAM沒有power via，根本原因在於18A的power via做法是在GAA之間安插power via連接到正面的MEOL的contact層，將來自於背面電源的power供應入source端，但side effect也明顯： 他會要求GAA space要有一定大小，否則power via穿不過去，如圖ㄧ所示，即使要在SRAM的NN spacing插power via都會使整個cell height需要彈成1.1倍大，因為他要把spacing擴大。

這邊在14A 就不會發生，你別看圖一Intel在那邊解釋啥SRAM上背面供電好處沒有Logic多，事實上14A的背面供電改用BSCON直接從背面接在source端後就沒有GAA spacing的限制，所以我可以跟妳說，業界大家都知道，14A的SRAM有用背面供電了[笑而不語]。

3. MEOL/BEOL金屬

18A的MEOL的contact via和BEOL的V0/V1是使用W，不是之前傳說的Mo。不過一有一說，Intel是打算在14A上Mo，我們就來看看吧。

另外M0金屬為Cu，實際上到了14A也還會是Cu，因為14A M0 pitch還是很大….只比18A小一點點而已，還不會需要到要用Ru。

4. GAA有Inner spacer

這頭比可笑的Samsung SF3好…三星要到SF2才有inner spacer[流汗]

http://t.cn/AXteyTj2

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兩個想法，Panther Lake現在Yield都還在爬坡下，一切出來居然還是在相對好做的HP cell, 全部晶片的最小pitch是36nm….

之前科普過18A M0工藝 (http://t.cn/AXteyTjw )，Intel宣稱18A的M0是使用一次EUV曝光而已，可以把最複雜的M0 offer到32nm pitch。

1次EUV 曝光直接做32nm M0這的確是創舉和具有挑戰性的事，然而看起來Intel量產的第一個產品在36nm下似乎良率都還沒到位哩。

第二個想法，你看GAA的pitch這麽大，都比SMIC的N+3的fin pitch大上不少（N+3 logic fin pitch是做32nm），事實上GAA製程跟光刻機或微影沒有太大關係，實際上你光刻機受限情況下反而更要做GAA，因為他可以放寬pitch的要求，然而現在沒做出來，因為我早就跟很多槓精講過了，半導體難點不只是在光刻機[笑而不語]

EUV只是門檻，但當大家都有了這項武器，接下來拼的就是製程更難部分，而這部分也是台積領先Intel/Samsung的關鍵[doge]

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Kirin 9030沒有啥要大補充的，可以看我之前科普帖：

http://t.cn/AXbd1N6j
http://t.cn/AXteyTjZ

唯一有補充的是N+3的BEOL的M0有引入像是Intel 4開始使用的enhance Cu，使用Co包覆整個Cu，優點是電遷移壽命會更好。

PS. Intel 4宣稱enhance Cu除了更抗電遷移，還有更低電阻，但那是跟Intel 7的Co比…Intel 7那時把Cu整個替換成Co，阻值當然是升高，而到Intel 4改回Cu，但是使用Co liner包覆住整個Cu (包含上面），因此叫enhance Cu。

Enhance Cu相比於全Co當然阻值會低，但如果是對比於純Cu，阻值還是會升的，因為有一點Co的引入就是會貢獻阻值。

所以這邊因為N+2的M0是用Cu，所以到了N+3的enhance Cu相對於包含N+2之前，是不會有阻值的好處的。