另外得說的幾件事： 1. 因為是要解釋pattern shaping對於line 的尺寸擴大，所以我說的taper profile是曝小吃大 是相對於line來說。 2. 原文圖二的ASML的cost比較很雞賊，因為這張是ASML要推銷high NA，所以有點把high NA偷換概念來比較。事實上IBM今年初有說了，從實際製程花費角度，要3張low NA EUV被取代的場景high NA才有成本優勢，但是3張low NA EUV能做的事跟high NA差不多，而且還不會有high NA特有的DOF和半張光罩問題… 3. 背面供電好處很多，但他目前也有問題，還只能作為工藝的分支來開發，無法一條線打天下。所以你看有手機晶片和HPC AI應用市場要兼顧的三星和台積都是把背面供電變為一個node的分支來開發，而不是像Intel直接一整個節點都是背面供電 （實際也反應Intel foundry資源無法像三星和台積這樣可以走分散的路線並行開發） http://t.cn/AX4grqJG